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[공학][디지털 회로설계] VHDL을 통한 Gray Code 설계

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작성일 23-01-21 22:51

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이때 simulation한 값에서 delay가 발생하지 않게, simulation mode 로 하지 않고 functional mode로 simulation이 되게 setting을 해준다.

[공학][디지털 회로설계] VHDL을 통한 Gray Code 설계
설명

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레포트/공학기술
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디지털 회로설계
1. 題目(제목) : VHDL을 통한 Gray Code 설계
2. 개요 :

1) 목적 : Karnaugh map을 이용하여 Gray code를 설계하고 검증하여, Quartus2와 Karnaugh map을 통한 minimization에 대한 이해도를 높인다. 이때 3개의 2진수bit를 입력하면 3개의 gray code의 bit이 나오는 시스템을 설계한다.
`wave form 출력`
(4) Vector waveform 파일을 새로 열고, input node와 out put node를 설정해준다.
(5) Input의 2 진수를 설정해준다.
`VHDL code 작성`
(2) QuartusII의 VHDL 언어를 이용하여 minimize한 식을 프로그래밍한다.

2) 방법 :
`Gray code 식 유도`
(1) 2진수를 입력을 갖고 output이 Gray code가 되게, karnaugh map을 이용하여 minimization한다. 에러 발생시에는 entity와 파일이름이 같은지, 소스에 빼먹은 기호는 없는지, 소스 자체에 에러가 있는지를 확인하여 정확하게 결과값이 나오게 한다. V_high를 설정할시 ctrl+alt+1의 단축키를 쓰…(투비컨티뉴드 )

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다.
(3) VHDL을 컴파일 한다.

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